IT之家 12 月 18 日消息，随着全球各地的陆续放开，各种线下活动也逐渐恢复。今年，第 68 届年度 IEEE 国际电子器件会议 (IEDM) 全面恢复，来自世界各地的近 1500 名工程师汇聚一堂，在旧金山一起讨论半导体行业的最新发展内容。
台积电在今年早些时候正式推出其 N3 技术时表示，与 N5 相比，新节点的逻辑密度将提高 1.6 倍和 1.7 倍，但他们没有明说的是，与 N5 相比，新技术的 HD SRAM 密度几乎没有任何变化，总体提升聊胜于无，这可能意味着采用新一代 3nm 工艺的 CPU、GPU 成本更高，终端产品也会更贵。
作为对比，英特尔的 Intel 4（原 7nm）将 SRAM 位元尺寸从 0.0312µm² 缩小到了 0.024µm²。当然，目前 Intel 7 (以前称为 10nm Enhanced superin) 大约为 27.8 Mib / mm²，相比起来还是落后于台积电的 HD SRAM 密度。
那么IT之家的各位可能会问了，这所谓的 SRAM 跟我有什么关系呢？
假设在 TSMC N16 上有一个 100 亿晶体管的芯片，其中 40% 是 SRAM，60% 是逻辑晶体管，假设其芯片面积约为 255mm²，其中 45mm²(或 17.6%) 为 SRAM，而将完全相同的芯片缩小到 N5 将变成一个 56mm² 的芯片，再进一步缩小到 N3 将变成一个 44mm² 的芯片，但 N5 和 N3E 中使用的 SRAM 的面积都是 12.58mm²，这将占据芯片面积的近 30%。
着眼于未来，各行各业对缓存 SRAM 的需求只会增加，而这就导致一时半会很难减少 SRAM 占用的芯片面积，也无法实现与 N5 节点明显的成本收益。从本质上来讲，这意味着高性能处理器的芯片尺寸将会增加，这也会导致它们的成本进一步增加。例如大家经常吐槽的英伟达 RTX 40 系列，其 GPU 芯片就是因为从三星 8nm 直接跳到了最新的台积电 4N 工艺才出现成本大幅提高的情况，但如此来看，哪怕是下一代 RTX 50 系列产品恐怕也很难再回归到之前的“低价”水平了。
无论如何，在 3nm 及以上使用基于 FinFET 的节点减缓 SRAM 缩放速度似乎是未来几年芯片设计人员面临的主要挑战，而对各位而言可能出现的影响就是终端产品涨价，例如搭载 A17 芯片的苹果 iPhone 15 Pro 系列。
